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1、量子效应硅纳米结构晶体管的研究
过去的数十年中, CMOS 晶体管特征尺寸遵循摩尔定律从微米尺度向纳米尺度不断缩小,器件性能及其集成度得到持续提升。低成本、低功耗、高集成度仍在持续驱动 CMOS 器件的纳米化进程。随着CMOS器件特征尺寸缩小到10 nm以下,一方面在越来越短的沟道上实现掺杂浓度和类型的突变,变得越来越困难;而另一方面在越来越细的沟道中杂质波动对器件电学性能的影响也越来越大。近10年以来,纳米尺度下掺杂原子对晶体管性能影响的研究不断升温,硅单原子晶体管的概念正在变为现实。杂质在接近原子尺度的局域纳米空间将变得分立,电子通过电离的杂质将表现出显著的量子效应。单原子晶体管代表的是固态器件的最终尺度极限,杂质原子的尺度与2 nm左右的波尔半径相当,杂质原子的数量、分布和电离能都会决定器件的性能。单原子晶体管依赖电离杂质作为量子点工作,是单电子晶体管器件家族中的特殊成员。传统单电子晶体管依赖纳米加工形成的人造库仑岛进行工作,库仑岛由栅电极诱导电势限制或沟道起伏纳米空间限制形成。单原子晶体管中的电离杂质能级位于导带底部附近,电荷输运通过分立的杂质能级,最多容许两个电子通过。栅控电流谱的研究可以揭示电离杂质的许多重要的信息和潜在的应用方向。
2、硅基横向III-V纳米线晶体管的研究
根据2014年《全球半导体技术发展路线图》,基于硅衬底生长的高迁移率III-V族沟道材料被认为是进一步提升CMOS器件性能的重点。然而,在硅衬底上外延生长III-V族半导体薄膜材料时,晶格失配产生的大量位错会破坏晶体质量,因此必须生长比较厚的缓冲层,严重影响了器件的制备和应用。近年来,高质量的III-V族纳米线不需要缓冲层就可以无位错生长在晶格失配高达12%的硅衬底上。这是因为III-V族纳米线结构与硅衬底接触面积小,可以从纳米线上表面和侧面两个维度释放晶格失配应力和热失配。研究表明,只要纳米线的直径小于某一临界直径,其外延生长就可以无须缓冲层而不受晶格失配的制约。一方面,利用金纳米颗粒催化剂辅助的气-液-固相(VLS)生长技术,将Au纳米颗粒在硅衬底上定位,就可以实现III-V族纳米线定位生长。另一方面,采用电子束曝光、多孔氧化铝模板(AAO)、纳米压印光刻或自组装纳米球光刻等技术在硅介质层表面定义周期孔成核点, 通过自组织生长获得整齐的纳米线阵列,不需要金属催化剂就可以选区生长III-V族纳米线。由于硅基横向III-V纳米线晶体管结构更加适合于逻辑电路的设计和平面工艺制备需求,因此在硅衬底上横向外延生长III-V族纳米线及其晶体管的制备将成为未来信息领域的热点研究课题。